基于MIPS架构的SoC系统设计与AXI总线接口优化研究

本人为电子科学与技术专业本科毕业生，未来深耕数字芯片设计与嵌入式系统方向。

有丰富的Verilog HDL开发经验，主导开发多款基于MIPS和RISC-V的CPU，包括单周期、多周期、五级流水线处理器；同时参与龙芯SoC平台设计，负责SoC系统集成与嵌入式代码调试。

熟练使用Vivado、ModelSim、Altium Designer、Keil、Quartus等工具，擅长SoC系统搭建、总线协议实现、AXI接口优化、嵌入式外设集成，熟悉Zynq-7020开发平台及AXI-Lite/AXI-Full协议。

所有CPU结构（单周期、多周期、流水线）全自研设计，兼容MIPS32指令集，支持分支跳转、数据存储、逻辑/算术指令等。

实现AXI-Lite总线协议接口模块、支持多主多从的AXI互联（Interconnect），具备流水线暂停机制与外设协同能力。

实现GPIO挂载与板级调试，计划支持AXI-Full突发传输，具备向完整嵌入式平台扩展能力。

随着嵌入式系统平台的发展，传统单核处理器在SoC系统集成中对高效通信与模块化设计提出更高要求。本项目基于MIPS架构设计定制化CPU，并通过AXI协议优化总线通信，以提升系统扩展能力与运行效率。

功能与应用场景：
本系统可作为教学实验平台、定制嵌入式控制器、边缘计算硬件基础，支持用户自定义指令集与外设接口，适用于智能硬件、工业控制与教育科研场景。

新技术点：
实现自主可控的MIPS兼容处理器核，集成AXI-Lite主设备接口，具备模块复用、高速通信能力，结合FPGA实现板级验证，支持软硬协同调试。