时间同步板

【需求简介】注：已有一版原理图和PCBLayout图，在此基础上开发修改即可

【功能描述】（产品开发，软件开发选填）

   一、项目概述
本项目旨在开发一款适配车载、机载场景的多传感器硬件级时间同步板，核心以U-blox ZED-F9P GNSS模块输出的绝对时间与1PPS脉冲为全系统唯一全局基准，通过CPLD硬件逻辑实现纳秒级确定性时序控制，完成GNSS、IMU惯导、激光雷达、工业相机、轮速计的微秒级（<2μs）时间同步，同时实现多传感器数据的采集、融合、以太网分发与本地高速存储。本需求为硬件设计、固件开发、交付验收的唯一依据，所有设计需严格遵循本需求的指标与要求。

   二、核心硬件架构选型
本项目核心器件采用定版型号，不可随意替换，具体要求如下：
1. 核心主控MCU采用STM32H743VIT6，硬件管脚、外设分配优先参考「野火H7挑战者开发板」设计，方便后续固件移植；SWD下载接口必须完全兼容「野火挑战者F767开发板」的线序标准，支持通用DAP下载器完成烧录与在线调试。
2. 时序控制协处理器采用ALTERA Cyclone IV EP4CE10E22I7N CPLD/FPGA，与MCU之间通过FMC总线实现高速并行数据交互，满足100Hz高频数据的无延迟读取需求。
3. GNSS定位模块采用板载U-blox ZED-F9P设计，预留独立USB接口，用于模块原始观测值输出与参数配置。
4. 惯导IMU模块需同时兼容ADIS16465-1BMLZ、ADIS16470两款型号，预留SPI总线、外部触发引脚、复位引脚，支持后续模块的替换与拓展。

   三、核心时序与同步逻辑（硬件布线、CPLD逻辑设计的核心依据）
所有硬件设计必须严格支持以下同步逻辑，保证时序确定性与同步精度，核心要求如下：
1. 全局基准时钟：ZED-F9P需输出与GPS绝对时间对齐的1PPS TTL脉冲、GPRMC时间报文至CPLD与MCU，作为全系统唯一的时间基准。
2. 同步信号分发：CPLD以1PPS上升沿为绝对基准，对齐本地时钟并生成精准的100PPS内部基准脉冲，同时分频生成对应传感器的触发信号，包括直接触发IMU惯导数据更新的100PPS脉冲、输出至工业相机的10/20/100PPS可配置外部触发脉冲、输出至激光雷达的1PPS同步触发脉冲。
3. 硬件锁存核心精度要求：100PPS上升沿瞬间，CPLD必须完成双路轮速计A/B相脉冲计数值、方向的硬件锁存，锁存硬件延迟需小于2μs；相机、雷达触发脉冲输出的同时，CPLD必须锁存触发时刻的100PPS时标序号、触发状态标记位，供MCU读取。
4. 中断交互逻辑：触发与锁存动作完成后，CPLD需向MCU产生硬件中断，MCU响应中断后，通过SPI接口读取IMU数据，通过FMC总线读取CPLD锁存的时标与传感器数据。

   四、外部物理接口规范
所有对外接口必须增加ESD静电防护、浪涌保护器件，板载接口与航空插头需在PCB板边合理布局，适配车载、机载铝合金外壳的安装需求，具体要求如下：

    板载标准接口设计要求
1. 电源输入接口：采用DC圆孔电源座，支持宽压输入，采用LM76003 Buck降压方案，板内生成5V、3.3V、2.5V、1.2V等稳定电源轨；IMU惯导、F9P GNSS模块需采用独立LDO（推荐TLV75733）供电，保证电源纹波极低。
2. 以太网口：1路百兆RJ45网口，采用LAN8742A PHY芯片，硬件走线完全支持DMA映射，适配LwIP协议栈的运行需求。
3. 存储接口：1个MicroSD（TF）卡槽，采用SDIO接口通信，硬件支持高速DMA模式。
4. USB接口：共2路Type-C接口，1路接MCU主控，1路直连F9P GNSS模块；同时预留SWD/JTAG下载接口，对应调试航空插头。
5. CAN接口：1路CAN总线接口，采用TCAN334隔离收发器，用于电机控制。
6. 天线接口：1个GNSS天线接口，适配ZED-F9P模块的使用需求。
7. 预留拓展接口：硬件需预留SPI、I2C、UART接口引出，支持后续惯导、传感器的拓展与替换。

    航空插头接口设计要求
共设计4个10芯航空插座，需明确每个引脚的功能定义，具体要求如下：
1. 1号插座为双路轮速计输入接口，用于接入双路轮速计的A/B/Z相脉冲信号；必须通过MC14504B电平转换芯片，将外部工业电平（8V/5V）隔离降压至3.3V后输入CPLD，保证高速脉冲的信号完整性。
2. 2号插座为相机触发接口，用于输出可配置的10/20/100PPS TTL触发脉冲，直连相机外部触发引脚；同时预留相机PPS输入引脚，支持相机触发状态回传。
3. 3号插座为雷达同步接口，用于输出1PPS TTL同步触发脉冲，同时集成RS232电平串口（TX/RX），用于向雷达发送GPRMC时间报文。
4. 4号插座为调试下载接口，集成FPGA JTAG接口、MCU SWD接口（兼容野火线序），同时预留1路备用调试串口。

   五、硬件设计硬性规范
1. 信号完整性要求：100PPS同步信号线、SPI高速读写线、FMC总线、网口差分线必须做阻抗匹配，保证信号完整性，避免串扰与时序偏移；高频信号线优先做等长处理。
2. 电源稳定性要求：电源轨需分区设计，数字电源与模拟电源严格隔离；IMU、GNSS模块的模拟电源轨需增加π型滤波，保证电源纹波控制在10mV以内。
3. 防护设计要求：所有对外航空插头、网口、CAN口、USB口必须增加TVS管、ESD防护器件，满足工业级静电防护与浪涌防护要求。
4. PCB设计要求：PCB尺寸尽量紧凑，适配车载、机载小型化安装场景；需提供完整3D封装与模型，适配外壳结构设计；主控、CPLD、电源芯片等发热器件优先布局在板边，预留散热空间。
5. DMA兼容要求：MCU的SPI、UART、SDIO、以太网外设的硬件走线，必须完全对应STM32H7的DMA通道映射，避免硬件限制导致无法使用DMA模式。

   六、固件与逻辑开发需求
    STM32主控固件开发要求
1. 开发基础要求：开发环境基于Keil MDK 5，采用STM32CubeMX生成底层初始化代码，使用HAL库；系统框架需集成FreeRTOS实时操作系统，完成任务调度配置，核心分为GNSS时间任务、惯导读取任务、网口数据发送任务、SD卡存储任务4个核心任务；底层驱动要求所有串口接收、SPI读写、SDIO存储、以太网收发必须全部采用DMA模式，降低CPU占用率；合理配置TCM RAM与Cache，高频访问数据放置在高速RAM区，解决DMA与D-Cache的数据一致性问题。
2. 核心功能要求：
   绝对时间同步功能：通过UART DMA+空闲中断解析F9P的GPRMC、TIM_TP报文，提取GPS周数、周内秒；通过1PPS上升沿硬件中断，将本地定时器与GPS绝对时间严格对齐，生成系统10ns级高精度时间戳。
   传感器数据采集功能：在100PPS触发下，通过SPI Burst Read模式以100Hz频率读取IMU的32位Δ角度、Δ速度数据；通过FMC总线读取CPLD锁存的轮速计数据、时标序号、触发状态；完成“GPS绝对时标+IMU数据+轮速计数据”的打包融合。
   以太网通信功能：移植LwIP协议栈，调通LAN8742A网卡；采用TCP协议，开启TCP_NODELAY禁用Nagle算法，满足高频低延迟传输需求；默认静态IP设为169.254.0.122，端口5001用于发送相机时戳数据、端口5003用于发送惯导+轮速融合数据；支持监听上位机发送的start/stop/restart指令、PPS频率修改指令。
   SD卡本地存储功能：移植FatFS文件系统，采用FAT32格式；开辟不小于10KB的RAM缓存区，缓存写满后通过消息队列触发单次大块写入，严禁单条数据频繁写卡，避免阻塞100Hz采集任务；惯导数据、相机时戳分独立文件存储，文件后缀00-99自动递增。
3. 数据输出格式要求：必须严格遵循固定格式，不可随意修改，其中惯导/轮速融合数据格式为 RAWIMUXA,GPS周数,GPS周内秒.秒内时标,Z-delta-vel,Y-delta-vel,X-delta-vel,Z-delta-angle,Y-delta-angle,X-delta-angle,轮速计1A脉冲,轮速计1B脉冲,轮速计1方向,轮速计2A脉冲,轮速计2B脉冲,轮速计2方向；相机时戳数据格式为 CAMERA,GPS周数,GPS周内秒.秒内时标。

    CPLD逻辑开发要求
开发环境基于Quartus II，采用Verilog/VHDL编写代码，代码需带清晰注释，提供完整工程文件；核心逻辑要求如下：
1. 时钟同步与触发生成：以GNSS 1PPS上升沿为绝对基准，消除本地时钟漂移，生成精准的100PPS基准脉冲；分频生成可配置的相机触发脉冲（10/20PPS）、雷达触发脉冲（1PPS）。
2. 轮速计正交解码：实现2路轮速计A/B相信号的4倍频硬件正交解码、方向判断，在100PPS上升沿瞬间锁存当前计数值与方向。
3. 触发状态打标：捕获相机、雷达触发脉冲上升沿，记录对应100PPS时标序号与触发状态，生成硬件中断通知MCU。
4. FMC总线对接：实现与STM32的FMC接口通信逻辑，将时标序号、轮速计数据、触发状态映射为寄存器地址，支持MCU高速并行读取。

    联调Demo验收要求
交付时需提供可直接烧录运行的演示Demo，满足以下验收标准：板卡通电后，接入GNSS天线、IMU、以太网，上位机通过网络调试助手，能以100Hz固定频率，稳定接收到格式正确的融合数据帧，无丢包、乱码、时序错乱问题。

   七、交付物清单与要求
    硬件设计交付物
完整的Altium Designer格式原理图源文件，要求分层设计，带清晰网络标注与功能说明；完整的PCB源文件、PCB 3D渲染图；生产制造文件，包含Gerber文件、BOM物料清单（带型号、封装、品牌、规格参数）、贴片坐标文件；接口定义说明文档，清晰标注4个航空插头1-10号引脚的完整功能定义、所有板载接口的引脚定义。

    固件与逻辑交付物
完整的STM32 Keil MDK工程源码，带清晰中文注释，以及编译好的.hex/.bin烧录文件；完整的CPLD Quartus II工程源码，以及编译好的.jic烧录文件；固件开发说明文档，包含程序架构说明、驱动配置说明、指令与数据格式说明、烧录与调试步骤。